學電機Verilog不會怎麼行

CIC 數位IC認證

「數位 IC 設計能力鑑定」，目的在於可評量各產官學研界提供之各數位電路設計 課程其考生的學習成效，以具備獨立完成數位電路邏輯設計流程與驗證之基本能力為主要目 的；更可進一步推廣數位電路實作，提升現有數位電路設計工程師之專業能力，提供產業界優 秀人才，降低企業訓練成本。

以上來源網址: http://www.cic.narl.org.tw/announce/HotNews_detail.jsp?newsid=54

Verilog 的兩種主要模式

1. 結構模式 (Structural Modeling) : 描述網路連線 (netlist) 的方式，元件和元件之間如何連接起來。

• 模組 (Model)：透過輸出入 (I/O) 與其他模組連接起來，模組內可以包含元件 (instance)、子模組、訊號 (signal) 等。
• 模組是靜態 (static) 且平行執行 (concurrent) 的單位。

2. 行為模式 (Behavioral Modeling) : 有順序關係 (sequencing)，更加彈性，同時可用來寫電路與測試程式 (testbench)。

• 平行：Initial , Always — 事件驅動模式 (Concurrent, event-triggered processes)
• 控制：Assignment, if else, case — 進行順序控制，可加上延遲一段時間 #time 的概念。

Verilog 的兩種主要資料型態

1. 線路 (Nets) : 代表連線，不能儲存內容，代表閘或模組之間的連線，不可以被指定 (assign)。

範例：wire、input、output。

2. 暫存 (Reg) :代表存儲空間，就像暫存器一樣，儲存某值，直到下次被指定 (assign) 為止。

範例：reg、input reg、output reg。(可以用來代表正反器 latch、flip-flop)。

注意：Reg 不可與某個元件連結 (Never connected to something)。

以上來源網址 : http://ccckmit.wikidot.com/ve:basic